1005　銅線の限界を超えて：AIスーパーコンピューティング時代を支える「光のチップ内通信」革命

感謝以下続。。。當AI集群突破萬卡：銅線已死，光進晶片 - 電子工程專輯

光通信の歴史は、おおよそ1970～1980年代にまで遡ることができる。

当時、米国ではすでに一部の電話会社が、光ファイバー通信を基盤とした商用電話システムの導入を開始していた。

また、光ファイバーがインターネット全体の通信インフラに応用されるようになったのは、その後のことであり、多くの読者は「光ファイバー到宅（FTTH）」という言葉を、ブロードバンド回線を契約した際などに耳にしたことがあるだろう。

本稿で取り上げるのは、これよりもはるかに短距離（通常2km未満）での光通信であり、特に演算クラスタ内、さらには単一コンピューティングノード内部での光通信に焦点を当てる。

すなわち、チップ間、基板間、さらにはラック間といった領域である。

AI（人工知能）インフラが急速に拡大する今日、数千・数万枚規模のGPUを動員する演算環境においては、それらの間のデータ伝送効率こそが、システム性能のボトルネックを突破する重要な要素となっている。

実際、Googleはすでに2007年の時点で、VCSEL光源を用いた10Gbpsクラスの光トランシーバーをデータセンター内部通信に試験導入していた。

当初はチップ間ではなく、主にラック間通信用途であったと考えられるが、その後の技術発展と市場拡大に伴い、プラガブル光モジュール市場は2023年に85億米ドル規模に達し、**2023年から2032年にかけて年平均成長率（CAGR）11.3％**で拡大すると予測されている。

その主な成長要因の一つが、AIデータセンター需要の急増である（出典：Pluggable Optical Module Market Research Report 2033, DataIntelo）。

また、いくつかの離散的なデータも参考になる。

一部の調査機関によれば、2027年には400Gbps光モジュール市場だけで36億米ドル規模に達する見通しであり、特に大規模データセンターの発展需要を反映する形となっている。

近年の光伝送技術の高まりは、2023年8月にPCI-SIG（Peripheral Component Interconnect Special Interest Group）が光学ワーキンググループ（Optical Workgroup）を設立し、光信号伝送に対応したPCIe規格の開発に着手したことにも表れている。

さらに2024年のPCI-SIG Developers Conferenceでは、PCIe 7.0の光伝送デモンストレーションを行う企業が複数登場しており、この分野の産業化が一気に加速していることが示された。

直近の事例として、Keysight World Tech Day 2025 メディア発表会において、キーサイト・テクノロジー（Keysight Technologies）は、AIデータセンターの発展トレンドに対応するために開発した224Gbpsサンプリング・オシロスコープを発表した。

同社は特に光チップおよび光モジュールメーカー向けに、400Gbps光モジュールがすでに演算ネットワーク（Compute Network）における主流であること、先進メーカーでは800Gbps製品の普及が進み、さらに1.6Tbps技術の商用化も加速していることを強調した（図1）。

この分野を牽引する企業の一つがBroadcomである。

同社が開発した「Tomahawk 6」スイッチチップは、1.6Tbpsポート速度を実現し、単一チップで102.4Tbpsのスイッチング容量を備えることで注目を集めている。

ブロードコムによると、この製品はプラガブル光モジュール（Pluggable Optics）と共同封止光学（CPO：Co-Packaged Optics）の双方をサポートしており、CPO対応版「TH6-Davisson」も用意されている。

本稿の主題はまさに、この光通信分野の未来を担う技術、すなわち

「CPO（Co-Packaged Optics）」および「3D CPO」である。

CPOへの移行は必然的な流れである

昨年3月、インテル（Intel）は光演算インターコネクト（Optical Compute Interconnect, OCI）チップレットに関する研究成果を公開した際、次のように指摘している。

巨大なパラメータ規模を持つ大規模AIモデルの学習および推論には、チップ間・ボード間・ノード間通信が不可欠であり、同時にストレージおよび通信の壁（Memory Wall / Communication Wall）が深刻化していると述べた。

インテルは「従来のデータセンターでは、一度データを読み込めば数十〜数百回の演算を行う構造であったが、AI大モデル時代には“演算とデータアクセスの比率（Compute-to-Memory Ratio）”が1:1に達する可能性がある」とし、帯域幅（Bandwidth）要求が飛躍的に高まることを強調した。

同様に、昨年のNVIDIA GTC開発者会議では、NVIDIAのチーフサイエンティストであるBill Dally博士が登壇し、同社研究部門が取り組む技術方向性を紹介した。

Dally博士は「銅配線ではほぼ限界に達している」と述べ、距離・帯域密度の観点から、チップ間通信に光通信技術を導入する必要があるとの見解を示した。

今年のGTCでは、NVIDIA共同創業者兼CEOのジェンスン・フアン（黄仁勳）氏が、CPO技術を基盤とした「NVIDIA Photonics」シリコンフォトニクスチップを正式発表した。

このチップはDally博士が言及した「チップ間光通信」そのものではないが、スイッチASICと光モジュールをより密接に統合する構造を採っている。

同チップを搭載した「Quantum-X Photonics」スイッチは、今年下半期にも市場投入が予定されている。

一方、ブロードコム（Broadcom）も過去2年間にわたりCPO技術へ継続的に投資しており、少なくともスイッチサイド（交換端）では、CPOが現実的な実装段階に到達している。

ただし、演算側（Compute Side）でのCPO実用化については、依然として開発進捗が遅れているのが現状である。

黄仁勳氏はGTC基調講演において、データセンター全体の電力消費構造に関する試算を示した。

仮に1つのデータセンターに10万台のサーバーと計40万基のGPUを配備した場合、既存の光伝送ソリューションを用いると膨大な数の光モジュールが必要となる。

現在一般的なプラガブル光トランシーバーは、レーザー光源、光回路、DSP、その他電子部品などで構成され、スイッチ端に接続されて電気信号と光信号の相互変換を行う。光信号は光ファイバーを介して伝送される。

しかし、これら光モジュールの総消費電力は約40MWにも達する。

1つのトランシーバーには8基の独立したレーザー光源が搭載されており、そのレーザーだけで約24MWの電力を消費する計算となる。

言い換えれば、40万基のGPUを備えた演算クラスターがプラガブル光モジュール方式を採用した場合、総電力の約10％がレーザー駆動に費やされることになる。

このように、電力効率と帯域性能の両立が求められるAIデータセンターにおいて、光学I/Oをチップやスイッチと一体化するCPO（Co-Packaged Optics）への移行は、もはや必然的な潮流となっている。

NVIDIAのジェンスン・フアン（黄仁勳）氏は基調講演の中で、市場で一般的に用いられているプラガブル光モジュール（図2）を手に取りながら、その内部に搭載されたマッハ・ツェンダー変調器（MZM：Mach-Zehnder Modulator）について言及した。「この1つだけで消費電力は約30Wに達し、大量調達したとしても単価は約1,000ドルに上る」と述べたうえで、「一端が電気信号、もう一端が光信号に変換され、光信号は黄色の光ケーブルを通じて伝送される」と説明した。

フアン氏は、AIが膨大なデータを高速に交換するために極めて高い帯域幅を必要とする現状を踏まえ、

「各GPUには6個の光トランシーバーが必要となり、それだけで180Wの電力増加と6,000ドルの追加コストが発生する」と指摘した。

さらに同氏はこう続けた。

「これらのモジュールは何ら演算処理を行うわけではなく、単に信号を搬送しているだけである。

6MWの電力はRubin Ultraラック10台分の消費電力に相当し、60MWなら100ラック分だ。

つまり、これらの電力は本来であればRubinチップの演算に活用できるリソースである。」

この発言からも明らかなように、コストと消費電力こそが、従来の電子式通信方式がAIデータセンター内で限界を迎えつつある最大の要因といえる。

今年7月に開催された世界人工知能大会（WAIC）では、中国の曦智科技（Lightelligence）が自社ブースで「xPU-CPO光電共封装プロトタイプ」、「分散型光スイッチ（dOCS）チップ」、および光相互接続GPUスーパーコンピューティングノード “LightSphere X”を展示した。

同社創業者兼CEOの沈亦晨氏は会見で、「光モジュールはこれまでGPUなどのプロセッサチップから1 m以上離れた場所（例えばスーパーコンピューティングノード内のスイッチ部）に配置されていたが、今後はよりチップに近い位置へと移行している」と述べた。

この流れの中で、プラガブル光モジュールは次第にニアパッケージ光学（NPO：Near-Package Optics）／オンボード光学（OBO：On-Board Optics）へと進化している。

この段階では、光電変換チップがGPUと同じボード上に実装され、距離は従来の1 mから約10 cmに短縮され、相互接続密度は2～3倍に向上する。さらに「DSPチップを省略することでGPU間通信のレイテンシ（遅延）をさらに低減できる」とされている。

そして、そこからさらに進化した形がCPO（Co-Packaged Optics）である。

ここでは光電チップ間の距離がミリメートル単位にまで縮まり、光チップと電気チップが同一パッケージ内に統合される。

これにより、相互接続帯域幅のさらなる拡大と伝送遅延の一層の低減が実現されるのである。

曦智科技（Lightelligence）は、「距離が近いほど得られる効果は飛躍的に大きくなる」と説明している。ここでいう「効果」とは、単に物理的な距離の短縮による信号損失の低減にとどまらず、システム全体の効率性を高める構造的な価値を指す。

たとえば、DSP（デジタル信号処理チップ）や前方誤り訂正（FEC：Forward Error Correction）を不要とする構成を採用することで、通信遅延を大幅に削減し、最終的にはシステムレベルで演算資源の利用効率を向上させることが可能になるという。

【2つのCPOチップ実例】

図4は、曦智科技が世界人工知能大会（WAIC）で展示した「xPU-CPO光電共封装プロトタイプ」である。これは中国国内のGPUメーカーとの共同開発成果であり、短距離SerDes（Serializer/Deserializer）リンクを介して光電共封装を実現している。

同プロトタイプでは、GPU上の信号を直接光信号へ変換して出力する構造を採用しており、演算チップと光学エンジンを同一パッケージ基板上に統合することで、極短距離での光電インターコネクトを実現している。これにより、従来のボード外伝送と比較して大幅な低遅延化・高帯域化・省電力化を同時に達成できるとされる。

プラガブル光モジュールと比較すると、CPO（Co-Packaged Optics）構造は信号経路を大幅に短縮でき、信号の完全性（Signal Integrity）を向上させるとともに、リンク遅延の低減および消費電力の大幅削減を実現している。

曦智科技（Lightelligence）の公表データによれば、xPUと光エンジンの超短距離インターコネクトにより、パネルI/O密度は3倍以上に向上、信号完全性とシステム帯域幅が同時に強化されたという。

さらに、短距離XSR SerDesを採用することで、bit当たりのエネルギー消費を30％以上削減、

パッケージ内の信号経路最適化により、基板上の挿入損失を10dB以上低減し、

結果として224Gbps動作時のリンク損失を14dB低減できるとしている。

【運算側CPO技術の事例：Intel OCI Chiplet】

演算側でのCPO技術をより近い観点から理解するには、Intelが昨年3月に「光通信・光ネットワーク展示会（OFC）」で披露したOCI（Optical Compute Interconnect）チップレット研究成果が好例である。

同社は、シリコンフォトニクス（Silicon Photonics）チップダイとCPUダイを同一パッケージ内に封止し、システムレベルで2つのCPU間の光通信を実演した。

企業によって具体的な実装方式には差異があるものの、この事例はCPO技術の運算端実装における実証例として重要な参考となる。

Intelによると、このOFC展示でのデモはIntelシリコンフォトニクス技術を完全統合したOCIチップレットによるもので、双方向4Tbpsの伝送速度を実現、数十メートルの距離において、単方向64チャネル・32Gbps伝送をサポート、上位プロトコルはPCIe Gen5と互換としている。

図5に示される構造によれば、このOCIダイは主に上下2層から構成されている。

上層はシリコンフォトニクス集積回路（PIC：Photonic Integrated Circuit）であり、

チップ上にはレーザー発振器、半導体光増幅器（SOA：Semiconductor Optical Amplifier）などを含む完全な光学サブシステムが実装されている。

その主な役割は光電変換であり、信号の変調・安定化・光信号の発出を担う。

下層は電気集積回路（EIC：Electrical Integrated Circuit）で、内蔵マイクロコントローラー、変調器ドライバ、トランスインピーダンスアンプ（TIA）を含む基板／パッケージ上に実装され、CPUと接続される。これにより、上層光学回路とシステム側プロトコルの間を橋渡しする変換層として機能している。

このように、曦智科技およびIntelの取り組みは、AIデータセンター通信の次世代化における「電気から光への遷移」を象徴するものであり、CPO／OCIが今後の演算ノード内光通信の中核技術となることを示唆している。

このPIC（光集積回路）とEIC（電気集積回路）の2枚のダイは、垂直方向に積層（Vertical Stacking）されており、

その上部には分離可能な光コネクタを組み合わせるための光路構造も備えている。

このように形成された「光電共封装チップレット（Opto-Electronic Co-Packaged Chiplet）」は、CPUと同一パッケージ内に統合される。

最終的な応用に応じて、このCPU部分はGPUやIPUなど他の演算プロセッサに置き換えることも可能である。

【OCIダイの実装構成】

OCIダイの物理層は、8対の光ファイバーによって構成されており、

各ペアが8波長のDWDM（密集波分多重）信号を伝送する。

各波長帯の間隔は200GHzであり、全体で1.6THzの光スペクトルを使用する。

消費エネルギーは5pJ/bitであり、これは従来のプラガブル光トランシーバーモジュールの約3分の1に相当する。

このデモンストレーションの特筆すべき点は、チップ間光通信の実証そのものに加え、

レーザー発振器や光増幅器をシリコンウェハ上に一体化したことである。

言い換えれば、光学サブシステムを半導体製造プロセスに基づいて実現している点にある。

これにより、光学系の小型化と低消費電力化が可能となり、将来的に量産時の歩留まり向上とコスト低減が期待される。

もっとも、こうした複雑なプロセス集積が、現時点で量産化に至っていない要因の一つでもあるとみられる。

【産業動向と現状】

前述の2つの事例（曦智科技およびIntel）はいずれも、現時点では実証段階にとどまり、量産・商用化には至っていない。Intelは2024年時点で、「プラガブル光モジュール用途向けのPIC単体は累計800万個以上出荷した」と述べているが、CPUなど演算チップ側でCPO（光電共封装）を全面実装する時期については、依然として明確な見通しは立っていない。

一方、曦智科技はメディア向け説明会において、「CPOの初期実用化シーンはスイッチ領域になる」と述べている。実際、NVIDIA Photonics や Broadcom Tomahawk 6 なども、いずれもスイッチ内部にCPOチップを実装した構成であり、CPO技術はまずネットワーク交換端から段階的に実装が進むと見られている。

このように、現段階におけるCPO／OCI開発の主戦場は依然としてスイッチ領域にあり、

演算端CPOの実現は次の技術的ブレークスルーを待つ段階にある。

とはいえ、光電共封装技術がAIデータセンターの通信効率・電力効率を飛躍的に改善する鍵技術であることは、各社の取り組みからも明白である。

NVIDIA Photonicsの詳細分析

CPO（Co-Packaged Optics）をスイッチに応用するということは、実質的にはスイッチASICを中心にシリコンフォトニクス・トランシーバーのチップレットを統合する構造を指す。

この構成では、光ファイバーがパッケージ上に直接接続されるため、信号伝送経路が大幅に短縮される。

IEEE Spectrum誌の記事「A Crucial Optical Technology Has Finally Arrived（ついに到来した重要な光技術）」では、NVIDIA Photonics の構造について次のように説明されている。

「レーザー発振器を除けば、その他の主要構成要素はすべて単一のパッケージ内に実装可能である。」

レーザーが外部に配置される理由は、その材料がシリコン以外（非シリコン系）であるためである。

それでもなお、CPO構成では8本のデータ伝送チャネルごとに1基のレーザー光源しか必要としないという。

【CPO導入による効果】

この構成によって得られる具体的な利点として、NVIDIAは以下のような成果を強調している。

エネルギー効率（Energy Efficiency）が3.5倍に向上

ネットワーク弾性（Network Resilience）が10倍に向上

　（＝外乱・干渉・中断への耐性が飛躍的に強化）

展開速度（Deployment Speed）が1.3倍に向上

　（＝構成の簡素化により、ネットワーク配線およびセットアップの複雑性が大幅に低下）

さらに資料によれば、CPO技術を採用したAIデータセンターでは、従来の4分の1のレーザー光源で運用が可能であり、デバイス間の信号伝送におけるタイミング精度と信頼性が63倍に向上するとされている。

【Quantum-X Photonicsスイッチへの実装】

GTCでのNVIDIAの発表では、このチップの内部構造についての詳細な解説はなかったものの、

図6に示されているのは、「Quantum-X Photonics Switch」に搭載されるスイッチASICチップである。

この製品は、NVIDIAが推進する光電融合型ネットワークインフラの第一弾と位置付けられており、

同社のAIデータセンター向け次世代ネットワークアーキテクチャの中心を成す技術とされている。

NVIDIAのQuantum-X800 ASICスイッチチップの周囲に配置されたチップレット（シリコンフォトニクス・エンジン）は、3D垂直積層構造を採用しており、構成はIntelのOCIダイと類似している。

具体的には、EIC（電気集積回路）とPIC（光集積回路）の上下2層に分かれ、全体として2.5Dおよび3D封止技術を併用した複合パッケージ構造となっている。

【TSMCのCOUPE技術：CPO実装の要】

TSMC（台積電）が開発した緊凑型通用光子引擎（COUPE：Compact Universal Photonic Engine）は、シリコンフォトニクスチップ向けに特化したパッケージング技術であり、

SoIC（System on Integrated Chips）およびCoWoS（Chip-on-Wafer-on-Substrate）といった先進封止技術を基盤として、光学モジュールと電気モジュールの高度な一体化を実現している。

さらに、この技術プラットフォームでは、微小レンズ（μLens）の統合も可能である。

μLensは、光ファイバーとPIC間で光信号を集束・整列させることで、光結合損失（Coupling Loss）を低減する役割を担う。チップの周囲には光ファイバー用のコネクタが設けられ、レーザー光源モジュールは外部に配置されている。

【光変調技術：MRMによる革新】

注目すべきは、NVIDIAがこのチップにマイクロリング変調器（MRM：Micro-Ring Modulator）を採用した点である。これは、電気信号を光信号へと変換する光変調技術の一種である。

IEEE Spectrum誌の記事「A Crucial Optical Technology Has Finally Arrived」によれば、

シリコンフォトニクス分野における代表的な変調器はマイクロリング共振器（MRR）とマッハ・ツェンダー変調器（MZM）の2種類に大別される。

このうち、従来のプラガブル光モジュールでは主にMZM方式が採用されてきた。

MZM方式では、波導を通る光を2つの平行経路に分割し、それぞれに電場を印加して光の位相を変化させ、再び1本の波導に合成することで信号を変調する。

一方、MRM方式は環状波導構造を利用し、光がリング内部で共振し定常波（スタンディングウェーブ）を形成する際に、特定の波長成分を抽出する仕組みである。

このフィルタリングされた波長が、後段の信号処理に利用される。

【MRMの特性とNVIDIAの技術的意義】

MRMは非常にコンパクトな構造を実現でき、MZMに比べて光損失が少ないという利点を持つ。

ただし、温度変化に対して感度が高いため、高精度な温度制御回路との連携が不可欠である。

IEEEフェローであるClint Schow氏は、「NVIDIAがMRMベースのシリコンフォトニクス・エンジンを量産レベルで実現したことは、まさに“エンジニアリングの偉業”である」と高く評価している。

NVIDIAは当時のメディアブリーフィングで、このPhotonicsチップの背後には「数百件に及ぶ特許と、強力なエコシステム・パートナーによる支援」があることを明らかにし、AI時代におけるCPO技術の最大活用を目指して、高性能・高効率・大規模拡張性を同時に実現することを目標としていると述べた。

Quantum-X Photonicsスイッチチップの構成

Quantum-X Photonicsスイッチチップ（図7）には、1 基のCPOチップ当たり18 個のシリコンフォトニクス・エンジン（chiplet）が搭載されている。各シリコンフォトニクス・エンジンはTSMCのN6プロセスで製造され、2.2 億個のトランジスタと約1,000 個の光学素子を集積している。さらに、各光エンジンには2 基のレーザー光源と16 本の光ファイバーが接続され、結果として1 基のCPOチップ全体では36 基のレーザー光源および288 チャネルのデータリンクを形成している。

【3D CPOへの進化】

もっとも、こうしたCPO構成は最終形態ではない。

曦智科技（Lightelligence）はWAIC 2025期間中のメディアイベントで次のように述べている。

「光インターコネクトの究極の形は、光チップと電気チップを同一ダイ上に統合する3D共同封装（3D CPO）である。電気チップで生成された信号を1 つの面を介してシリコンフォトニクスチップに伝導し、そこから光信号として外部へ出力する。

3D CPOは現行のインターコネクト方式に比べて1〜2 桁高い帯域幅を実現できるだろう。

われわれは今後5 年以内の実現を目指している。」

同社の説明によれば、3D CPOは封装全体を三次元化した構造であり、

NVIDIA Photonicsのようにスイッチチップの周囲に配置されたチップレットを3D積層するだけの方式とは異なり、光チップと電気チップそのものを垂直方向に積層・一体化する点が特徴である。

【3D CPO技術の概要と課題】

調査会社IDTechExが発表したレポート

「Co-Packaged Optics 2025-2035: Technologies, Market and Forecasts」によれば、

3D CPO統合構造ではEIC（電気集積回路）をPIC（光集積回路）の上層に配置し、

TSV（シリコン貫通ビア）、高密度ファンアウト、Cu-Cuハイブリッドボンディング、およびアクティブシリコンフォトニクス・インターポーザなどの先進半導体封装技術を組み合わせることで、

寄生効果を大幅に抑制し、より高密度な接続ピッチと高い性能を両立している。

ただし、この構造は従来の半導体3D パッケージ技術と同様の課題にも直面している。

すなわち、EICが発生する熱がPICの動作に影響を及ぼすため、高効率な熱管理ソリューションの導入が不可欠である。

曦智科技の創業者兼CEOである沈亦晨氏は記者会見で次のように述べた。

「光電共封装（CPO）は、将来のデータセンター向けチップ――すなわちスイッチチップやGPU――の標準構成となるだろう。

これらのチップは複数のシリコンフォトニクスチップを伴う形で設計され、

それは現在のGPUが複数のHBM（高帯域幅メモリ）を搭載しているのと同じ構造になる。

将来的には、GPUの左右にHBMメモリチップ、上下にシリコンフォトニクスチップを積層する――

それが次世代GPUの3D CPO構成である。」

このように、3D CPOはAIデータセンターの通信構造を根本から再定義する次世代プラットフォーム技術であり、光と電の垂直統合による超広帯域・超低遅延・高効率通信の実現が期待されている。